首页 下载 课程学习 嵌入式 下载详情 FPGA源代码 上传:ipguishu 浏览: 120 推荐: 0 文件:txt 大小:977B 上传时间:2019-04-27 21:34:09 版权申诉 一个时钟分配电路,输入为时钟信号CLK,输出为信号F0~F5,这六个信号中只允许有一个为高电平,F0、F2、F4的持续时间为2个CLK,F1、F3、F5的持续时间为4个CLK。 立即下载 上传资源 微信扫一扫 用户评论 提交评论