芯片设计:verilog语法

上传：xiaoshuyexia 浏览： 9 推荐： 0 文件：PDF 大小：49.24KB 上传时间：2020-08-20 01:06:46 版权申诉

task模块如果用到不可综合的语句,就无法综合,只能用在system verilog中用于描述行为。task一般用在仿真里,在RTL不推荐使用。从C语言的角度讲,task相当于一个函数,被调用时方可执行。