基于Verilog简易UART的FPGA/CPLD实现

上传：jlwjs72362 浏览： 20 推荐： 0 文件：PDF 大小：57.08KB 上传时间：2020-10-27 12:36:32 版权申诉

测试平台:MACHXO640可编程语言:Verilog随机测试:是波特率:9600误码率:<1%oooooo目标:在xo640上实现一个简单的Uart,能够解析串口数据,并在寄存器中存储,用FIFO实现数据的传递。那么后期可以通过开发