集成电路中的CMOS集成电路中ESD保护技术分析

为适应VLSI集成密度和工作速度的不断提高,新颖的集成电路NSD保护电路构思不断出现。本文将对ESD失效模式和失效机理进行了介绍,着重从工艺、器件和电路3个层次论述ESD保护模块的设计思路。 静电在芯片的制造、封装、测试和使用过程中无处不在,积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放,瞬间功率高达几百千瓦,放电能量可达毫焦耳,对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性,极为重要。随着工艺的发展,器件特征尺寸逐渐变小,栅氧也成比例缩小。 二氧化硅的介电强度近似为8×106V/cm,因此厚度为10 nm的栅氧击穿电压约为8 V左右