EDA/PLD中的FPGA时钟设计

摘要: 在FPGA 设计中, 为了成功地操作, 可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压下将导致错误的行为。在设计PLD/ FPGA 时通常采用如下四种类型时钟: 全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统包括上述四种时钟类型的任意组合。 对于一个设计项目来说, 全局时钟是最简单和最可预测的时钟。在PLD/ FPGA 设计中最好的时钟方案是由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。PLD/ FPGA 都具有专门的全局时钟引脚, 它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的