基于CPLD的片内振荡器设计

一种通用的基于CPLD的片内振荡器的设计方法,其振荡频率能在一定范围内调整.本设计使基于CPLD的片上系统设计无需外部时钟源,加大了系统的集成度并降低了设计成本.

基于ＣＰＬＤ的片内振荡器设计时伟１，王福源１，路铃２（１．郑州大学信息工程学院，河南郑州４５００５２；２．郑州航空工业管理学院计算机科学与应用系，河南郑州４５００１５）摘要：一种通用的基于ＣＰＬＤ的片内振荡器的设计方法，其振荡频率能在一定范围内调整。本设计使基于ＣＰＬＤ的片上系统设计无需外部时钟源，加大了系统的集成度并降低了设计成本。关键词：片内振荡器复杂可编程逻辑器件片上系统在绝大部分数字系统设计中，时钟是不可或缺的部移植，使一些基于ＣＰＬＤ的片上系统（ＳｏＣ）设计无需使分，通常采用外接有源或者无源振荡器来提供时钟信号。用外部时钟信号源，从而降低设计成本和难度，增加外接时钟的优点是性能稳定，设计简便；缺点是会增加电系统集成度。通过在Ａｌｔｅｒａ公司的ＭＡｘ７０００系列路板面积，而且高频设计时对电路板布线和加工的要求比ＥＭＰ７１２８ＬＣ８４―１５芯片上的实验说明实现的方法。实验较严格，可能增加系统成本和设计难度。基于可编程逻辑实现的频率范围在８ＭＨｚ一６２ＭＨｚ。