应对扫描压缩逻辑的合成挑战

所有现代SoC都使用扫描结构来检测设计中是否存在制造缺陷。扫描链的目的就是用于测试并按照串行顺序连接芯片的时序元件。然而,随着现代SOC几何尺寸不断缩小及复杂性不断增加,如今已能将数百万个晶体管集成到单一芯片之中。因此,时序元件总数与可用的扫描IO总数之比在不断增加。而测试仪的成本(测试仪使用时间)高昂,传统的扫描结构已不足以支持这些复杂的SoC。压缩逻辑被看作是针对上述问题的解决方案,但它在逻辑合成阶段却带来了扫描拼接方面的新挑战。我们将详细讨论这些挑战和针对这些扫描拼接问题的解决方案,但在此之前,我们先通过一个示例来了解对压缩逻辑的需求。