不同抽象级别的 Verilog HDL 模型

在本章的各节中我们将通过许多实际的Verilog HDL模块的设计来了解不同抽象级别模块的结构和可综合性的问题。对于数字系统的逻辑设计工程师而言,熟练地掌握门级、RTL级、算法级、系统级是非常重要的。而对于电路基本部件(如门、缓冲器、驱动器等)库的设计者而言,则需要掌握用户自定义源语元件(UDP)和开关级的描述。在本教材中由于篇幅有限,我们只简单介绍了UDP,略去了开关级的描述。