Verilog实现IEEE754四则运算模块设计

上传:ease_50005 浏览: 6 推荐: 0 文件:rar 大小:4.98MB 上传时间:2023-03-22 02:06:24 版权申诉

该模块基于APB接口,支持IEEE754标准下的加、减、乘、除运算,同时可以根据需要配置流水周期。详细介绍了Verilog的实现过程,包括模块结构、数据宽度、状态转移等方面,可供工程师参考使用。

上传资源
用户评论
相关推荐
verilog实现的PCM模块
verilog实现的PCM模块verilog实现的PCM模块verilog实现的PCM模块
V
0B
2019-05-15 13:36
DES加密Verilog模块设计
本文论述了利用Verilog硬件语言来描述DES加密技术对它进行模块设计并用ModelSim SE进行了仿真。且详细的对DES加密解密的工作原理及算法进行了解释讲解。加密的历史可以追溯到公元前2000
DOC
490KB
2020-09-20 00:59
verilog实现并串转换模块
模块功能:按照设计要求把输入的4位平行数据转换为协议要求的串行数据流***由scl和sda配合输出***本模块为RTL可综合模块,已通过综合后门级网表仿真
RAR
0B
2019-05-13 16:51
verilog实现的RAM模块程序
此程序用verilog编写的RAM模块,各种端口信号都有,已经通过仿真验证。
RAR
0B
2019-05-15 05:37
verilog语言实现浮点四则运算
Implementing floating-point arithmetic with verilog language
RAR
0B
2019-06-25 21:14
基于Verilog HDL的通用UART模块设计实现
针对工业控制器等对异步串行通讯应用的广泛需求,基于Verilog HDL语言设计了一种波特率、校验类型、帧长度等参数可灵活配置的UART模块,并采用Modelsim进行了行为级的功能仿真。同时搭建了基
PDF
2.2MB
2021-01-14 20:59
串口接收模块verilog设计
UART(即UniversalAsynchronousReceiverTransmitter)是数据通信及控制中广泛使用的一种全双工串行数据传输协议。本设计基于FPGA器件实现对UART的波特率产生器
DOCX
0B
2019-05-07 12:36
Verilog_HDL程序设计教程_常用verilog模块
《Verilog_HDL程序设计教程》_常用verilog模块
RAR
0B
2019-05-15 03:59
资源优化的Verilog实现除法模块
Resource Optimized Verilog Implementation Division Module
V
0B
2019-06-28 00:44
Verilog模块
VerilogHDL既是一种行为描述语言,也是一种结构描述语言。即:描述电路功能行为的模型或描述元器件或较大部件互连的模型均可以用VerilogHDL实现。
PDF
0B
2019-03-09 09:00
verilog显示模块
Verilog display module
DOC
0B
2019-06-26 07:28
verilog VGA模块
verilog语言的VGA输出模块样本,640*480,注释清楚,简单好用
V
0B
2019-07-20 03:25
Verilog模块module
Verilog模块moduleVerilog模块moduleVerilog模块moduleVerilog模块moduleVerilog模块moduleVerilog模块module
PPT
0B
2019-09-27 23:05
verilog延时模块
硬件verilog代码写得,很好用在实际工程中大规模应用过,有用需求的可以下来看看
V
0B
2018-12-08 23:48
Verilog实现APB总线接口的PWM模块
1. 支持APB总线接口 2. 支持PWM单次模式和连续模式可配 3. 支持PWM周期配置立刻生效和延迟生效可配 4. 支持PWM周期可配置 5. 支持PWM宽度可配 6. 支持PWM使能可配 7.
RAR
0B
2019-02-16 17:09