PULP RTL代码，RISC-V核心，四级流水，32位SoC
使用SystemVerilog语言编写的RTL代码，实现了PULP平台上的RISC-V核心，采用四级流水设计，支持32位SoC。该代码附带详细说明书和完备的testbench，方便进行仿真。
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使用SystemVerilog语言编写的RTL代码，实现了PULP平台上的RISC-V核心，采用四级流水设计，支持32位SoC。该代码附带详细说明书和完备的testbench，方便进行仿真。