首页 下载 行业 嵌入式 下载详情 不带FIFO的Uart（串口）verilog工程 上传：zmqgeek 浏览： 33 推荐： 0 文件：QAR 大小：16.49KB 上传时间：2019-04-13 13:28:05 版权申诉 quartus上用verilog写的串口代码，分为收和发模块，例化的时候可以配置波特率，输入时钟和停止位等参数，默认8位数据，1个停止位，参考了www.fpga4fun.com网站的资料 立即下载 上传资源 微信扫一扫 用户评论 提交评论 xinaidong 2019-04-13 13:28:05 好像打开一直报错的样子...... 曹峻人 2019-04-13 13:28:05 不推荐下载，没有参考价值，浪费积分。
xinaidong 2019-04-13 13:28:05
好像打开一直报错的样子......
曹峻人 2019-04-13 13:28:05
不推荐下载，没有参考价值，浪费积分。