首页 下载 编程语言 硬件开发 下载详情 基于Verilog的异步FIFO设计 上传：nanfeng50699684 浏览： 49 推荐： 0 文件：ZIP 大小：1.68MB 上传时间：2019-09-27 22:49:34 版权申诉 本设计是基于Verilog的异步FIFO的设计，所需的RAM由IPcore例化而来，不是自己设计的，因而时序性要好。同时读写位宽不一样。写位宽为8bit，读位宽为32bit。 立即下载 上传资源 微信扫一扫 用户评论 提交评论 范传文 2019-09-27 22:49:34 确实RAM是用的IP核，CPLD上就只能看看了 LuckyZZW 2019-09-27 22:49:34 感觉没什么意义。
范传文 2019-09-27 22:49:34
确实RAM是用的IP核，CPLD上就只能看看了
LuckyZZW 2019-09-27 22:49:34
感觉没什么意义。