异步fifo的verilog实现

上传：jysbuxiugang 浏览： 20 推荐： 0 文件：ZIP 大小：317.84KB 上传时间：2020-08-16 13:35:39 版权申诉

该资源是实现了的通过异步fifo进行跨时钟域传输的vivado工程,在不同的时钟域进行fifo数据读写,并用读写地址的格雷码判断fifo空满产生空满标志。工程代码基于vivado2017.4,并在modelsim10.6上仿真成功。工程中附有testbench。