EDA/PLD中的基于ASIC设计的手工综合研究

0 引 言 随着专用集成电路(Application Specific Integrat-ed Circuit)设计的迅速发展,将寄存器传输级(RTL)描述的手工综合成门级网表,是IC前端设计中的关键技术。在当前IC设计中,通常在行为级功能验证后,采用软件进行自动综合的方式。这种方式虽然缩短了ASIC设计的周期,但是利用软件综合的门级电路存在很大的冗余,从而影响到整个芯片的版图面积和延时。如果采用手工综合,则会得到最简的电路结构和最少的线路延时。在总体上,手工逻辑综合可分为时序逻辑综合和组合逻辑综合。 在此,以成功开发的无线发码遥控编码芯片为实例,详细介绍手工综合RTL级代码的理论