EDA/PLD中的EDA的模块模型
在VHDL的设计中,最常用的方法就是将数字系统的整体逐步分解为各个子系统和模块,若子系统规模较大,则还需将子系统进一步分解为更小的子系统和模块,层层分解,直至整个系统中各子系统关系合理,并便于逻辑电路级的设计和实现为止。将系统分解后,首先将各个小的模块作为一个单独的设计实体进行设计,再将各个相关的设计实体组成更高层次的设计实体进行设计,如此重复下去,直到最顶层的设计实体设计好为止,这就是模块建模的思想,如图所示。 如图 模块建模示决图 来源:ks99
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